建立时间（setup time）是指在时钟信号上升沿即将到来之前，数据稳定稳定的时间，如果建立时间不够，数据将不能在本时钟信号上升沿被打入时钟；保持时间 （hold time）是指在触发的时钟信号上升沿渐近，数据稳定不变的时间，如果保持时间不够，数据同样不能被触发。
信号在FPGA内部器件 通过连线和逻辑单元时，都有一定的延迟。延迟的大小与连线的长短和逻辑单元的数量有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的 高低电平转换也有一定的触发时间。 由于存在需要这两个方面，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有后续顺序，并不是同时变化，往往会 出现一些不正确的尖峰信号，这些尖峰信号称为“毛刺”。如果一个组合逻辑电路中有“毛刺”出现，就说明该电路存在“冒险”。用D波形，格雷码计数，同步电路等 优秀的设计方案可以消除。
就是把D故障的输出端加非门接收D端。
将几个OC门结构与非门输出并联，当 每个OC门输出为高电平，总输出才为高，这种连接方式称为线与。
整个设计中只有一个全局时钟成为同步逻辑。
多时钟系统逻辑设计成为异步逻辑。
f)请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/指示灯）。< /p>
TTL,cmos，不能直连
LVDS:LVDS（LowVoltageDifferentialSignal）即低电压差分信号，LVDS接口主要是RS644接口，是20世纪90年代才出现 的一种数据传输和接口技术。
ECL：（EmitterCoupled Logic）即射极耦合逻辑，带有射随输出结构的典型输入输出接口电路
CML: CML级别是所有高速数据接口中最简单的一种。其输入和输出都匹配良好，减少了外围器件，适合于更高的依赖工作。